1 简介该IP USB 2.0 PHY 符合UTMI+ Level 3 Revision 1.0（USB 2.0 Transceiver Macrocell Interface Plus）的规范，性能卓越。作为一款集成高速混合信号电路，该IP USB 2.0 PHY 不仅支持1.5Mbps 的LowSpeed (LS) 和12Mbps 的FullSpeed (FS)，还支持480Mbps 的HighSpeed (HS) ，同时保留与USB1.1 Legacy 的向后兼容性。该IP USB 2.0 PHY 能够处理低级协议和信号传输。在TX 模式下，PHY 对数据进行串行化，根据需要进行NRZI 编码和bit 填充，然后生成SYNC 和EOP 字段。同样，在RX 模式下，它从传入数据中恢复时钟，剥离SYNC 和EOP 字段，根据需要进行NRZI 解码和bit 去填充，然后对数据进行反串行化。它支持LS、FS、HS、On-The-Go (OTG)、Device 和Host 等17 种操作模式。该IP USB 2.0 PHY 可预配置30MHz 16 位或60MHz 8 位UTMI 的数据接
1 简介USB 是大量计算和消费类应用中首选的外设互连标准。该IP系统提供全面的软件驱动程序，支持常见的USB 外设。此外，我们现有的USB 生态系统包括USB 硅片供应商、设计IP 公司以及验证和测试供应商，可有效降低USB Host 和外设产品制造商的成本。该IP USB3.1/3.0 PHY 是一款可灵活配置的模块，可将高速串行数据处理为与英特尔USB3.1/3.0 标准的PHY 接口兼容的并行数据。该PHY 支持USB3.0 SuperSpeed (5Gb/s) 物理层规范。该解决方案支持简化的生产测试流程，包括BIST、多种Loopback 模式和Boundary scan。这种模块化设计极具灵活性，可确保PHY 组合支持最新的Type-C 型连接器配置，同时将所有I/O 和ESD 集成在单个插入式模块中。与所有该IP IP 一样，我们的USB 3.0/3.1 解决方案支持全面定制，以满足您的具体需求。2 亮点芯片尺寸小引脚数量少低功耗完全可定制支持5.0Gb/s 串行数据传输速率支持8 位、16 位或32 位并行接口进行USB SuperSpeed 数据传输支持将高速组件整
1 简介该IP PCIe5.0/4.0/3.0 IP 解决方案由控制器和PHY 组成，全面支持PCIe5.0、PCIe4.0、PCIe3.1、PCIe2.1、PCIe1.1 规范和PIPE 规范。该解决方案专为企业计算、存储网络、汽车和I/O 连接应用量身打造，具备高性能、低延迟和高度灵活性。该IP PCle5.0/4.0/3.0 PHY 是一款配置灵活的物理层解决方案，单通道速率高达32Gbps。该PHY支持PCle5.0/4.0/3.0，同时，可通过调整PCS 层和寄存器配置支持各种高速SerDes 协议。lnnosilicon Gen1/2/3/4/5 PCI Express 控制器提供PCI Express Root Complex 和Endpoint 应用，是一种高性能、高可靠性、低延迟、小面积、低功耗且易于集成的PCI Express 解决方案。此控制器支持多种速率，包括x16 Gen1 (2.5Gb/s)、Gen2 (5.0Gb/s)、Gen3 (8.0Gb/s)、Gen4 (16Gb/s)、Gen5 (32Gb/s)，并完全符合PCI Express Base 规范修订
1 简介该IP PCIe6.x/CXL3.0 IP 解决方案由控制器和PHY 组成，全面支持PCIe6.x/CXL3.0 规范和PIPE 规范。该解决方案专为企业计算、数据中心、云服务器、AI 和机器学习、存储扩展和高速互连应用量身打造，具备高性能、低延迟、低功耗和高度灵活性。该IP PCle6.x/CXL3.0 PHY 是一款配置灵活的物理层解决方案，单通道速率高达64Gbps。该PHY 支持NRZ 速率为2.5、5.0、8.0、16.0、32GT/s，PMA信号传输速率为64GT/s。此外，它能与该IP 的PCIe6.x 控制器和CXL3.0 控制器无缝协作。该IP Gen6 PCI Express 控制器提供PCI Express Root Complex和Endpoint 应用，是一种高性能、高可靠性、低延迟、小面积、低功耗且易于集成的PCI Express 解决方案。此控制器支持多种速率，包括x8 Gen1 (2.5Gb/s)、Gen2 (5.0Gb/s)、Gen3 (8.0Gb/s)、Gen4 (16Gb/s)、Gen5 (32Gb/s) 和Gen6 (64Gb/s)，完全
1 简介该IP 32G SerDes PHY 是一款高度灵活的物理层解决方案，支持单通道速度高达32Gbps。它兼容32G Serdes 与PCIe 5/4/3 和下一代PCIe 标准协议以及各种串行接口协议（Rapid IO/XAUI/SATA/光纤通道/10G 以太网等）兼容。通过完全可配置的TX Driver 和自动校准的片上终端，该PHY 可以精确实现高数据速率。2 亮点提供领先的性能、功率和每Tb面积可选PI/SI 和热协同设计服务从IP 交付到生产的全面支持3 功能参考时钟支持19.2-300MHz 时钟范围，为串行输出的整数倍（如PCIe 使用100MHz）+/-300ppm 频率稳定性（20Gbps）+/-100ppm 频率稳定性（=20Gbps）支持SRNS 和SRIS 模式可配置为参考时钟中继器内部PLL用于驱动所有PHY RX/TX在16-32 Gbps 时支持LC-tank PLL在1.0-16Gbps 时支持Ring PLL支持Pre-divider 和Feedback divider 调整支持主动SSC 或基于参考时钟的被动SSCLOCK 指示数据传输支持速
1 简介该IP 56G SerDes PHY 是一款灵活性极高的PHY，单通道速率高达56Gbps，支持56G PAM-4 和NRZ，同时，可通过调整PCS 层和寄存器配置支持各种高速SerDes 协议。这款硬核PHY 设计精良，符合IEEE 和OIF 协议，具备稳健的ESD 结构和BIST 功能。该IP 支持芯片、光学器件和背板之间的高速互连，内置低抖动LC PLL 和CDR，优化信号完整性。该IP 56G 长距离SerDes 解决方案在功率、性能和面积等方面表现出色，能够完美适应各种网络应用需求。它不仅提供高效的互连性能，还兼具低功耗和紧凑设计，是实现高性能网络系统的理想选择。PHY 完全符合以下标准：PCIE6/5、IEEE 802.3 和OIF、CEI-56G+ LR PAM-4、CEI-25G+ LR/MR NRZ、JESD204C/B (25/32G)、10GKR/100G KR-4 LR、400GAUI-8 LR/MR、CEI11G-LR。2 亮点提供领先的性能、功率和每Tb面积可选PI/SI 和热协同设计服务从IP 交付到生产的全面支持3 功能符合IEEE 802.3
1 简介该IP DDR 混合信号IP，PSRAM PHY 或RPC PHY，为IC 设计提供一站式物理接口解决方案。该IP 兼容JEDEC 标准，PSRAM PHY 支持所有市场上的AP 内存UHS/OPI PSRAM 组件，RPC PHY 支持市场上的ETRON 组件。针对低功耗和高速应用进行优化，备稳健的时序特性和较小的硅片面积。PHY 组件包含用于PSRAM/RPC 专用高性能IO、关键时序同步模块(TSM)、以及低抖动PLL、TX 和RX 接口逻辑控制。该控制器采用双层架构，接口灵活且易于转换为所需的多端口总线格式和时序序列。一层是CPU 总线核心，支持单一或多端口CPU总线仲裁；另一层是与DFI PHY 通信的控制器核心。两层之间使用通用命令FIFO 和TX/RX 数据FIFO，内部控制器不受CPU 总线核心变化的影响。控制器功能丰富，轻量化且易于调整的设计，能高效地应用于CPU 总线端口。在保证高效率的同时，其门数得到有效控制。所有DFI 和控制器接口时序都在1x SDR 时钟域内运行，速度为PHY 速度的一半。接口功能丰富，支持高性能的输入和输出数据流，覆盖速度范围广泛，
1 简介该IP DDR 混合信号IP，DDR3/4/LPDDR3/4/4X COMBO PHY 为IC 设计提供一站式物理接口解决方案。该IP 兼容JEDEC 标准，支持市场上所有满足协议的DDR3/4/LPDDR3/4/4X SDRAM 组件。针对低功耗和高速应用进行优化，兼备稳健的时序特性和较小的硅片面积。DDR PHY 组件包含DDR 专用高性能I/O、关键时序同步模块(TSM) 和具有可编程精细粒度控制的低功耗、低抖动DLL，以支持上述DDR 设备接口。2 亮点预先设计好的硬核IP，可简化集成并并缩短设计周期掉的ESD 架构，零风险在VDD 掉电期间保持自刷新前的I/O 驱动状态广泛支持各种EDA 设计工具和流程（可选）CKE retention模式：VDD 和所有非必要I/O 掉电，外部SDRAM 保持在自刷新模式最高支持DFI4.0 内存控制器接口灵活的pad ring 配置，可适应各种设计和芯片应用场景支持与其他该IP接口IP 集成充分发挥和利用各种工艺节点的速度和功耗优势一流的低噪声设计，确保最佳时序裕度和信号完整性DFT 功能可缩短测试时间并确保高测试覆盖率通过简单的
1 简介该IP DDR 混合信号IP MCR-DDR5/DDR5/DDR4 PHY 和控制器，为IC 设计提供一站式物理接口解决方案。该IP 兼容JEDEC 标准，支持所有市场上的MCR-DDR5 MRDIMM、DDR5 DIMM 和DDR4 DIMM 设备。针对低功耗和高速应用进行了优化，具备稳健的时序特性和较小的硅片面积。它还支持DDR5/DDR4 板载焊接颗粒的应用。DDR PHY 组件包含DDR 专用高性能I/O、关键时序同步模块(TSM) 以及具有可编程精细粒度控制的低功耗、低抖动DLL，以支持上述DDR 设备接口。2 亮点预先设计好的硬核IP，可简化集成并缩短设计周期稳健的ESD 架构，零风险在VDD 掉电期间保持自刷新前的I/O 驱动状态广泛支持各种EDA 设计工具和流程支持DFI5.0 内存控制器接口充分发挥和利用各种工艺节点的速度和功耗优势一流的低噪声设计，确保最佳时序裕度和信号完整性DFT 功能可缩短测试时间并确保高测试覆盖率通过简单的寄存器接口实现多种PHY 模式配置每个IO 都自带可调的延时功能，以保证高速工作时能够获得最佳的眼图采样位置3 功能支持MCR-DD
