1 简介

该IP PCIe5.0/4.0/3.0 IP 解决方案由控制器和 PHY 组成，全面支持 PCIe5.0、PCIe4.0、PCIe3.1、PCIe2.1、PCIe1.1 规范和 PIPE 规范。该解决方案专为企业计算、存储网络、汽车和 I/O 连接应用量身打造，具备高性能、低延迟和高度灵活性。

该IP PCle5.0/4.0/3.0 PHY 是一款配置灵活的物理层解决方案，单通道速率高达 32Gbps。该PHY支持 PCle5.0/4.0/3.0，同时，可通过调整 PCS 层和寄存器配置支持各种高速 SerDes 协议。

lnnosilicon Gen1/2/3/4/5 PCI Express 控制器提供 PCI Express Root Complex 和 Endpoint 应用，是一种高性能、高可靠性、低延迟、小面积、低功耗且易于集成的 PCI Express 解决方案。此控制器支持多种速率，包括 x16 Gen1 (2.5Gb/s)、Gen2 (5.0Gb/s)、Gen3 (8.0Gb/s)、Gen4 (16Gb/s)、Gen5 (32Gb/s)，并完全符合 PCI Express Base 规范修订版 5.0。

2 亮点

PCIe5 支持所有先进工艺，例如 14nm、12nm、8nm、7nm、6nm、5nm、4nm、3nm

PCIe4/3/2 支持所有主要工艺，例如 28nm、22nm、14nm、12nm、8nm、7nm、6nm、5nm、4nm、3nm

提供领先的性能、功率和每 Tb 面积

可选 Pl/Sl 和热协同设计服务

从 IP 交付到生产的全面支持

3 功能

参考时钟

支持25-300MHz时钟范围，为串行输出的整数倍

+/-300ppm 频率稳定性 (<20Gbps)

+/-100ppm 频率稳定性 (>=20Gbps)

支持 SRNS 和 SRIS 模式

可配置为参考时钟中继器

内部 PLL

LOCK indication

用于驱动所有 PHY TX/RX

在 16-32 Gbps时支持LC-tank PLL

在1.0-16Gbps时支持Ring PLL

支持Pre-divider和Feedback divider调整

支持主动 SSC 或基于参考时钟的被动 SSC

LOCK 指示

数据传输

支持速率范围为 1.0-32 Gbps

AC 耦合

50Ω内部校准阻抗

200-1100mV 差分峰峰值，可调整

4 标准交付物

PHY Verilog 行为仿真模型

用于 Sl 评估的加密 IO Spice 网表

集成指南

测试指南

用于 Foundry Merge 的 GDSIl 文件

用于 AFE 的 LIB 和 LEF 文件

LVS 和 DRC 验证报告档

5 示例应用