1 简介

该IP DDR 混合信号 IP，DDR3/4/LPDDR3/4/4X COMBO PHY 为 IC 设计提供一站式物理接口解决方案。该 IP 兼容 JEDEC 标准，支持市场上所有满足协议的 DDR3/4/LPDDR3/4/4X SDRAM 组件。针对低功耗和高速应用进行优化，兼备稳健的时序特性和较小的硅片面积。DDR PHY 组件包含DDR 专用高性能 I/O、关键时序同步模块 (TSM) 和具有可编程精细粒度控制的低功耗、低抖动 DLL，以支持上述 DDR 设备接口。

2 亮点

预先设计好的硬核 IP，可简化集成并并缩短设计周期

掉的 ESD 架构，零风险

在 VDD 掉电期间保持自刷新前的 I/O 驱动状态

广泛支持各种 EDA 设计工具和流程

（可选）CKE retention模式：VDD 和所有非必要 I/O 掉电，外部 SDRAM 保持在自刷新模式

最高支持 DFI4.0 内存控制器接口

灵活的 pad ring 配置，可适应各种设计和芯片应用场景

支持与其他该IP接口 IP 集成

充分发挥和利用各种工艺节点的速度和功耗优势

一流的低噪声设计，确保最佳时序裕度和信号完整性

DFT 功能可缩短测试时间并确保高测试覆盖率

通过简单的寄存器接口实现多种 PHY 模式配置

每个 IO 都自带可调的延时功能，以保证高速工作时能够获得最佳的眼图采样位置

3 功能

符合 JESD79-3 DDR3 规范，速率最高可达 2133Mpbs

符合 JESD79-4 DDR4 规范，速率最高可达 3200Mpbs

符合 JESD209-3 LPDDR3 规范，速率最高可达 2133Mbps

符合 JESD209-4 LPDDR4/4X 规范，速率最高可达 4266Mbps

符合 DFI 4.0 规范

支持最多 4 个 DRAM 等级

支持 DQ 宽度：DDR3/4 最大可达 72 位，LPDDR3/4 最大可达 64 位

多种驱动器和 ODT 强度可调

支持命令 IO 逐位延时调整

支持数据 IO 逐位延时调整

支持 CMD 映射

支持 Data Bit（非跨Byte）映射

支持 Command bus training（仅支持LPDDR4/4x)

支持命令/数据 IO 驱动强度调整

自动 RX DQS training/Bypass RX DQS 控制

自动 Write leveling training/Bypass leveling training 控制

自动 Read training

支持 MPR/MPC 模式 training

自动 Write training（仅支持 Pre-defined mode training）

支持 Bypass read/write training

支持 RX path 电压和温度补偿

支持 PVT 补偿和时序校准，保障所有 corner 的可靠性

支持 ZQ 校准

支持各种 PHY 低功耗模式

掉电低功耗模式

关闭时钟低功耗模式

DFI 低功耗接口模式

支持 BIST

支持 Pad boundary scan

支持 stuck-at 或 at-speed scan

支持最多 4 个频点的快速切换

支持 APB 2.0/3.0/4/0 接口配置寄存器

支持 Wire-bond 和 Flip-chip 封装

4 标准交付物

Verilog 模型

LEF

布局布线 abstracts

GDSII 文件

LVS 网表

IO 的 HSPICE 仿真网表（可选）

数据手册、应用说明

硅片验证和 ESD 测试结果

PCB 参考设计和封装电气模型（可选）

文档说明

SDC 参考文件

仿真环境、用户指南和测试指南

5 示例应用