1 简介

该IP DDR 混合信号 IP，PSRAM PHY 或 RPC PHY，为 IC 设计提供一站式物理接口解决方案。该 IP 兼容 JEDEC 标准，PSRAM PHY 支持所有市场上的 AP 内存 UHS/OPI PSRAM 组件，RPC PHY 支持市场上的 ETRON 组件。针对低功耗和高速应用进行优化，备稳健的时序特性和较小的硅片面积。PHY 组件包含用于 PSRAM/RPC 专用高性能 IO、关键时序同步模块 (TSM)、以及低抖动 PLL、TX 和 RX 接口逻辑控制。

该控制器采用双层架构，接口灵活且易于转换为所需的多端口总线格式和时序序列。一层是CPU 总线核心，支持单一或多端口CPU总线仲裁；另一层是与 DFI PHY 通信的控制器核心。两层之间使用通用命令 FIFO 和 TX/RX 数据 FIFO，内部控制器不受 CPU 总线核心变化的影响。

控制器功能丰富，轻量化且易于调整的设计，能高效地应用于 CPU 总线端口。在保证高效率的同时，其门数得到有效控制。所有DFI 和控制器接口时序都在 1x SDR 时钟域内运行，速度为 PHY 速度的一半。接口功能丰富，支持高性能的输入和输出数据流，覆盖速度范围广泛，包括400Mbps 至 2133Mbps PSRAM 速度或 1866Mbps RPC 速度。

2 亮点

PSRAM:

预先设计好的硬核 IP，可简化集成并缩短设计周期

稳健的 ESD 架构，零风险

在 VDD 掉电期间保持自刷新前的 I/O 驱动状态

广泛支持各种 EDA 设计工具和流程

支持 DFI 内存控制器接口

灵活的 pad ring 配置，可适应各种设计和芯片应用场景

支持与其他该IP 接口 IP 集成

充分发挥和利用工艺节点的速度和功耗优势

一流的低噪声设计，确保最佳时序裕度和信号完整性

DFT 功能可缩短测试时间并确保高测试覆盖率

通过简单的寄存器接口实现多种 PHY 模式配置

每个 IO 都自带可调的延时功能以保证高速工作时能够获得最佳的眼图采样位置

RPC:

完全符合标准

符合 DFI 规范，控制器和 PHY 之间的时钟速率比为 1:2

控制器 CPU 总线内核支持AXI 总线接口

支持 4 端口交换，每个 AXI 端口都有独立的 FIFO 设置空间

自动初始化和刷新程序

Pipeline 设计可实现高时钟速率，并减少走线约束

支持运行时时序参数配置

支持 RPC 设备自刷新和半睡眠模式

提供 Verilog HDL 源代码许可证

针对 FPGA 和/或 ASIC 库定制的核心数据路径

3 功能

PSRAM:

支持 PSRAM 模式和信号，速率为 200Mbps 至 1600Mbps

支持 x8/x16 数据位宽

支持 1.8V/2.5V I/O 设备

多种驱动强度可调

支持软校准的读写时序调整

支持时序调整，低延迟，确保数据处理安全

支持高速 IO 延时调整

支持单 Rank 和多 Rank 配置

支持 ZQ 校准，用于校准驱动器输出电阻和片上终端电阻

支持 PVT 补偿和时序校准，确保所有 corner 的可靠性

支持 at-speed BIST，scan insertion

支持各种低功耗模式，包括自刷新时的 core 电源掉电

低抖动，具有出色的噪声抑制

支持 APB 寄存器接口

支持 Wire-bond 和 Flip-chip 封装

4 标准交付物

Verilog 模型

LEF

布局布线abstracts

GDSII 文件

LVS 网表

IO 的HSPICE仿真网表（可选）

数据手册、应用说明

硅片验证和 ESD 测试结果

PCB 参考设计和封装电气模型（可选）

文档说明

SDC 参考文件

仿真环境和用户指南

5 示例应用