1 简介

USB 是大量计算和消费类应用中首选的外设互连标准。该IP系统提供全面的软件驱动程序，支持常见的 USB 外设。此外，我们现有的 USB 生态系统包括 USB 硅片供应商、设计 IP 公司以及验证和测试供应商，可有效降低 USB Host 和外设产品制造商的成本。

该IP USB3.1/3.0 PHY 是一款可灵活配置的模块，可将高速串行数据处理为与英特尔 USB3.1/3.0 标准的 PHY 接口兼容的并行数据。该 PHY 支持 USB3.0 SuperSpeed (5Gb/s) 物理层规范。

该解决方案支持简化的生产测试流程，包括 BIST、多种 Loopback 模式和 Boundary scan。这种模块化设计极具灵活性，可确保 PHY 组合支持最新的 Type-C 型连接器配置，同时将所有 I/O 和 ESD 集成在单个插入式模块中。与所有该IP IP 一样，我们的 USB 3.0/3.1 解决方案支持全面定制，以满足您的具体需求。

2 亮点

芯片尺寸小

引脚数量少

低功耗

完全可定制

支持 5.0Gb/s 串行数据传输速率

支持 8 位、16 位或 32 位并行接口进行 USB SuperSpeed 数据传输

支持将高速组件整合成单个功能模块

支持从 USB SuperSpeed 总线的串行流中恢复数据和时钟

支持寄存器暂存数据

支持 Direct disparity control，用于传输 compliance pattern

8b/10b 编码/解码和错误指示

RX 检测

低频周期信号 (LFPS) 传输

可选 Tx 裕度

一个 PHY 支持 3 种协议（共享 PMA）

3 功能

参考时钟

支持 25-300MHz 时钟范围，为串行输出的整数倍

+/-300ppm 频率稳定性 (<20Gbps)

支持 SRNS 和 SRIS 模式

可配置为参考时钟中继器

内部 PLL

用于驱动所有 PHY RX/TX

支持 Ring PLL

支持 Pre-divider 和 Feedback divider 调整

支持主动 SSC 或基于参考时钟的被动 SSC

LOCK 指示

数据传输

支持 1.0-5Gbps 的速率

AC 耦合

50 内部校准阻抗

200-1000mV 差分峰峰值，可调整

3-tap pre-/post-cursor 去加重，可调整

支持 Rise/Fall 时间调整

数据接收

AC 耦合

50Ω内部校准阻抗

200-1200mV 差分峰峰值

支持 CTLE 调整

支持 6-tap DFE 均衡，可调整

支持 CDR

测试

支持 Scan

BIST，支持 PRBS7、PRBS23 和 PRBS31（PG 和 SD）

Loopback（近端、远端、片上/片外）

片上示波器用于测量眼图高度和宽度

模拟和数字探测点

HTOL

IDDQ

ESD

HBM 2000V，[JEDEC JS-001-2014]

MM 100V，[JEDEC JESD22-A115C]

CDM 250V，[JEDEC JESD22-C101F]

Latch-up

IO 可承受 +-200mA，电源轨可承受 1.5*Vsupply

封装

8Gbps 及以下速度采用 Wire-bond 封装，需进行 SI/PI 分析

8Gbps以上速度采用 Flip-chip 封装，需进行 SI/PI 分析

与控制器的接口

采用 PIPE4.4.1 接口和 32 位数据总线

4 标准交付物

Sim PHY 的行为仿真模型

用于 SI 评估的加密 IO Spice 网表

集成指南

测试指南

用于 Foundry merge 的 GDSII 文件

用于 AFE 的 LIB 和 LEF 文件

LVS 和 DRC 验证报告

5 示例应用