1 简介

该IP DDR 混合信号 IP MCR-DDR5/DDR5/DDR4 PHY 和控制器，为 IC 设计提供一站式物理接口解决方案。该 IP 兼容 JEDEC 标准，支持所有市场上的 MCR-DDR5 MRDIMM、DDR5 DIMM 和 DDR4 DIMM 设备。针对低功耗和高速应用进行了优化，具备稳健的时序特性和较小的硅片面积。它还支持 DDR5/DDR4 板载焊接颗粒的应用。DDR PHY 组件包含 DDR 专用高性能 I/O、关键时序同步模块 (TSM) 以及具有可编程精细粒度控制的低功耗、低抖动 DLL，以支持上述 DDR 设备接口。

2 亮点

预先设计好的硬核 IP，可简化集成并缩短设计周期

稳健的 ESD 架构，零风险

在 VDD 掉电期间保持自刷新前的 I/O 驱动状态

广泛支持各种 EDA 设计工具和流程

支持 DFI5.0 内存控制器接口

充分发挥和利用各种工艺节点的速度和功耗优势

一流的低噪声设计，确保最佳时序裕度和信号完整性

DFT 功能可缩短测试时间并确保高测试覆盖率

通过简单的寄存器接口实现多种 PHY 模式配置

每个 IO 都自带可调的延时功能，以保证高速工作时能够获得最佳的眼图采样位置

3 功能

支持 MCR-DDR5 MRDIMM、标准 DDR5/4 LRDIMM/RDIMM/UDIMM 和标准 DDR5/4 信号接口，支持速率从 20Mbps 到 9600Mbps（MCR-DDR5）

支持 x16/x32/x64/x72/x80 数据位宽，支持 MCR-DDR5 MRDIMM、标准的 DDR5/4 DIMM，和 DDR5/4 SDRAM 内存颗粒

支持 1.2V（DDR4）/1.1V（DDR5）JEDEC IO 标准，支持 1.2V POD_12/1.1V POD_11 I/O

支持 DDR5 双通道模式（双 32 位数据 +8 位 ECC）

支持 CA training、CS training 和 write leveling training 模式

支持 TX FFE 和 RX DFE 均衡技术

独立的读写时序调整，动态 V&T 跟踪校准

支持每个 IO 读写延迟可调

支持十多种 Training 模式，确保稳定性

支持最多 4 个频的快速切换

支持单 Rank 和多 Rank 配置

支持 PVT 补偿和时序校准，确保所有 corner 的可靠性

支持 at-speed BIST 和 Scan insertion

支持各种低功耗模式，包括自刷新时的 core 电源掉电

支持 APB 寄存器接口

4 标准交付物

Verilog 模型

LEF

布局布线abstracts

GDSII 文件

LVS 网表

IO 的HSPICE仿真网表（可选）

数据手册、应用说明

硅片验证和 ESD 测试结果

PCB 参考设计和封装电气模型（可选）

文档说明

Verilog Getech 文件

SDC 文件

仿真环境和用户指南

5 示例应用