1 简介

该IP PCIe6.x/CXL3.0 IP 解决方案由控制器和 PHY 组成，全面支持 PCIe6.x/CXL3.0 规范和 PIPE 规范。该解决方案专为企业计算、数据中心、云服务器、AI 和机器学习、存储扩展和高速互连应用量身打造，具备高性能、低延迟、低功耗和高度灵活性。

该IP PCle6.x/CXL3.0 PHY 是一款配置灵活的物理层解决方案，单通道速率高达 64Gbps。该 PHY 支持 NRZ 速率为 2.5、5.0、8.0、16.0、32GT/s，PMA信号传输速率为 64GT/s。此外，它能与该IP 的 PCIe6.x 控制器和 CXL3.0 控制器无缝协作。

该IP Gen6 PCI Express 控制器提供 PCI Express Root Complex和Endpoint 应用，是一种高性能、高可靠性、低延迟、小面积、低功耗且易于集成的 PCI Express 解决方案。此控制器支持多种速率，包括 x8 Gen1 (2.5Gb/s)、Gen2 (5.0Gb/s)、Gen3 (8.0Gb/s)、Gen4 (16Gb/s)、Gen5 (32Gb/s) 和 Gen6 (64Gb/s)，完全符合 PCI Express Base 规范修订版 6.0。该IP CXL3.0 控制器提供三种协议，支持加速器和内存设备。 CXL3.0 与 PCIe 5.0/6.0 共享一个 PCIe Express 电气层，包括 CXL.io、CXL.cache 和 CXL.mem。此控制器完全符合 Compute Express Link 规范修订版 3.1。

2 亮点

符合 PCIe 规范 6.0 和 CXL 规范 3. 1

高效 FLIT 封装，采用轮询访问机制，在协议之间以及协议内的各通道之间实现公平性公平

低延迟

支持 CXL 2.0 68B FLIT、CXL 3.0 256B FLIT 和 CXL 3.0 256B 延迟优化 FLIT 模式

3 功能

支持 Host 和 Device 配置

支持 CXL.cache 和/或 CXL.mem 协议调整

支持高速 AXI-S流式并行用户界面调整，实现最大吞吐量

CXL 事务层实现端点地址解码，以简单/高效地支持 DRAM 通道，具有两级解码级别调整，支持端点内和端点间 Interleave 方案

可配置的 IDE 支持，适用于 CXL.cachemem 的所有模式

64B/128B 数据路径，工作频率为 1GHz

4 标准交付物

CXL 控制器功能规格书

硬件架构

接口描述

模块描述

寄存器描述

时钟和复位策略

配置指南

所有模块（IDE 模块除外）的 Verilog RTL 源代码

所有 IDE 相关模块的加密 RTL

综合和时序约束以及用户文档

IP 系统完整性测试平台和用户文档

5 示例应用